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UWB 수신기를위한 광대역 LNA는 파생 중첩 법 수정 사용
I. 서론
고속 무선 통신 시스템의 개발은 낮은 전력 공급 전압에서 동작하는 다중 기가 헤르쯔 대역 통합 저렴한 RF 디바이스의 증가하는 요구를 둔다. 초 광대역 (IEEE 802.15.3a)는 낮은 전력에서 짧은 거리 (1 분) 내 (GB / s의 10까지) 높은 데이터 전송 속도에 대해 할 수있는 새로운 기술로 나타납니다. 이 기술은 오디오, 비디오 및 다른 고 대역폭 데이터의 전송을위한 환경을 제공하는 무선 개인 영역 네트워크 (WPANs) 일부 애플리케이션에 사용한다. UWB 시스템에 할당 3.1-10.6 - 기가 헤르쯔의 주파수를 사용하는 제안 된 접근 방식들 중 하나는 14 MHz의 대역폭 및 고속 주파수 호핑 방식 [점유 중 528 서브 밴드 직교 주파수 분할 Multiplexin OFDM 변조를 사용하여 1]. OFDM에서, 상기 서브 캐리어의 F requencies은 서로 직교한다. 이 방법은 서브 채널 따라 캐리어 간 보호 대역이 필요하지 않다 간의 크로스 토크를 제거한다. 표준이 완성되지 않았지만, 프론트 엔드 광대역 LNA 상관없이 수신기 아키텍처에 절대적으로 필요하다. 예는 사전 선택 필터 및 안테나 인터페이스하기위한 증폭기는 여러 요건을 충족해야하며, 증폭기의 입력 임피던스는 원하는 UWB 대역에 걸친 50에 가까워 야한다. 하지만 넓은 밴드 폭 충분한 이득 솟다 믹서 낮은 잡음 지수의 노이즈가 선정 무조건 안정성 및 양호한 선형성은 중요한 파라미터이다 감소 배터리 수명, 작은 다이 면적을 증가 수신기 감도, 낮은 전력 소비를 향상시킬 수있다. 그들 사이에 밀접한 트레이드 오프가 있습니다. 일반적으로 이들 중 하나를 개선하여, 다른 사람이 파괴된다.
II. 입력 단계
공통 - 게이트 및 캐스 코드 구조는 광대역 및 협 대역 입력이 각각 일치 제공하면서 공통 게이트와 캐스 코드 구성은 일반적으로 CMOS 회로에서 LNA의 입력 스테이지를 설계하는 데 2 종류의 방법이다. 그러나 공통 게이트 단은 캐스 코드 스테이지와 잡음 제거 기술이 사용되어야합니다 대 본질적으로 높은 잡음 지수를 가지고있다.
그러나 입력 임피던스는 바이어스 및 W / L 비율에 의해 설정됩니다. 실제로이 구조는 트랜지스터의 트랜스 컨덕턴스에 대한 자유도를 고려하고 적절한 부하 (기생 커패시턴스 및 본체의 영향을 고려하면서 인덕터와 커패시터의 좋은 조합)를 선택하여 사용 가능한 광대역 입력 정합을 제공합니다. 이 부하는 r_ds1에 비례해야합니다. gm이 변경되기 때문에 입력 임피던스와 매칭 대역폭은 장치의 f_T와 거의 같습니다.
동작 주파수가 상승하기 시작하면, 트랜지스터의 기생 커패시턴스 C_gs 역할을 재생 시작한다. 협 대역 애플리케이션에있어서, 션트 인덕터는, 원하는 주파수에서 임피던스 정합을 C_gsto 공감 향상 입력단 첨가된다. 그러나 대부분의 CMOS 협 대역 애플리케이션에 유도 변성 캐스 코드 LNA 바람직하지만 C_gd 경로의 출력을 생략하고 상기 입력으로부터 분리를위한 공통 게이트 LNA는 공통 소스 LNA 비해 더 역방향 분리 및 안정성을 행한다.
III. 회로 설계 및 분석
제안 된 광대역 LNA는도된다. 1. 그것은 입력 단계와 공통 소스 단계로 구성되어 있습니다. 표 1 제안 CMOS LNA의 설계 값을 나타내고있다. 오프 - 칩 바이어스 T는 M_3의 게이트 바이어스 및 M_1의 DC 전류 경로를 제공한다. 직렬 인덕터 L_4 더 큰 대역폭과 주파수 응답 [3]에 일부 잔류 피킹 결과 M_17의 입력 게이트 - 소스 간 용량과 공진. M_2의 기생 커패시턴스
무화과. 1. 제안 된 광대역 잡음 제거 LNA
표 I
제안 된 CMOS 저잡음 증폭기의 설계 값
L_in 4nH (승 /의 L) 3 135 / 0.18
L_0 0.5nH (승 /의 L) 4 37.5 / 0.18
L_1 4.5nH (승 /의 L) 5 45 / 0.18
L_2 2.5nH C_IN, C_ (교체 아웃) C_3 2PF
L_3 0.9nH C_1, C_2 1PF
L_4 2.2nH R_1 290Ω
L_5 0.8nH R_2 135Ω
(W / L) 1 18 / 0.18 R_3 40Ω
(W / L) 2 30 / 0.18
및 M_3 인덕터 L_0과의 LC 사다리 구조를 확인합니다. 직류 부하 저항 R_1 및 R_2 효과적으로 [1] 회로 대역폭을 확장하기 위해 각각 션트 정점 인덕터 L_2 및 L_10과 결합됩니다. 이 시리즈의 피킹 인덕터 L_2도 M_2과 M_3의 드레인에 총 기생 용량 C_d2 및 C_d3 끌어 들여. 부하 저항 R_3 때문에 평탄한 이득 L_3의 Q 팩터를 줄이기 위해 추가된다. 0.18μm의 최소 채널 길이는 기생 용량을 최소화하는 주파수 성능을 향상시키기 위해 제안 된 회로의 모든 트랜지스터들에 대해 고려된다. 공통 소스 단계는 더 나은 절연을 제공, 대역폭을 확장하고 주파수 이득을 증가시킨다. 입력단과 상기 공통 소스 스테이지 지지체 저주파 전력 이득 및 고주파 전력 이득 각각 사실. 두 주파수 응답의 조합은 광대역 전력 이득을 초래할. 트랜지스터 M5도 증가하는 공통 소스 무대와 부드러운 주파수 이득을하는 데 도움이됩니다. 무화과. 2는 S5 매개 변수에 M21의 효과를 보여줍니다.
무화과. 2 S5 매개 변수에 M21의 효과
도. 3 입력 단계로 M1의 영향을 조사하고 있습니다. M11의 경우가 꺼져에 시뮬레이션 NF 및 S1 매개 변수는 비교된다. NF와 S11 사이에 밀접한 트레이드 오프가있다. M_1이 켜질 때, NF는 증가되고 S21 파라미터는 동일한 전력 소비와 동일한 대역폭으로 감소하지만, 반대로 허용 입력 매칭을 달성한다. 추가 농도 트랜지스터 M_1은 광대역 정합을 제공하지만, 그것은 본질적으로 높은 잡음 지수를 가지며, 입력단의 공통 게이트 구조의 잡음 특성을 부여한다.
무화과. 3. 시뮬레이션 잡음 지수 및 M1에 입력 격리는 ON과 OFF를 설정.
잡음 성능을 조사하기 위해서, 상기 채널 열 잡음과 MOS 트랜지스터 잡음 모델이 사용된다. 게이트와 플리커 잡음을 무시하고이 분석에서 이상형 가정 Fig.4에 도시 된 바와 같이, 채널 열 잡음의 PSD (I_는 (N, d) ^ 2) ̅로 주어진다
(I_ (N, D) ^ 2) ̅ = 4KTγg_do Δf에 = 4KT γ / α g_m Δf에 (1)
볼츠만 상수는 어디이며 절대 온도는 켈빈, γ는 MOS 트랜지스터의 채널 열 잡음 계수, α는 트랜스 컨덕턴스 g_mand 제로 바이어스 드레인 컨덕턴스 g_ds의 비율로 정의되며 잡음 지수가 차지하는 대역폭입니다. 각각 측정됩니다.
다음 방정식은 전체 잡음 지수에 기여 R_1, M_1, M_2 및 M_3에 의한 잡음 지수를 설명 [1]
무화과. 4. 노이즈 개략적 인 원리
조건 (2)이 설립되면 M_1의 소음은 [1] 생략한다.
g_m2 R_1 = g_m3 R_S (2)
다음 방정식은 전체 잡음 지수에 기여 R_1, M_2 및 M_3에 의한 잡음 지수를 설명합니다.
F_R1 = (4KT 〖R_1 g_m2〗 ^ 2) / (KTR_s (g_m3 + 〖g_m2 R〗 _1 / R_S) ^ 2) = R_S / R_1 (3)
F_M2 = (4KTγ / αg_m2) / (KTR_s 〖(g_m3 + g_1m1 (Z_ (L_R1) ‖r_o1) g_m2)〗 ^ 2) = γ / α 1 / (g_m2 R_1) F_R1 (4)
F_M3 = (4KTγ / α g_m3) / (KTR_s 〖(g_m3 + g_m1 (Z_ (L_R1) ‖r_o1) g_m2)〗 ^ 2) = (4γ / α) / (〖g_m3 R〗 〖_s (1 + R_S g_m1) 〗 ^ 2) (5)
따라서, 총 잡음 지수는 다음과 같이 근사 될 수있다 (6)
F_total = R_S / R_1 (1 + γ / α 1 / (g_m2 R_1)) + (4 γ / α) / (〖g_m3 R〗 〖_s (1 + R_S g_m1)〗 ^ 2) (6)
IV.SIMULATION의 결과
회로는 0.18μm TSMC 라이브러리 소프트웨어 HSPICE 시뮬레이션 하였다. 모든 시뮬레이션은 50Ω 입력 및 출력 단자를 고려하여 수행됩니다. Fig.5 (a)에서 전력을 확보하고 LNA의 분리가 시뮬레이션 역. 평균 전력 이득은 대략 주파수 범위 14.5 dB 리플 0.7 dB이다. 역 격리는 -35dB 미만이다. Fig.5 (b)는 잡음 지수, 입력 및 출력 차단을 나타낸다. NF는 2.9 dB 미만, S11는 14.8db보다 및 S22이 -10dB보다 약 작 작습니다.
(비)
무화과. 5. (a) 시뮬레이션 이득 전력과 격리 역방향 (B)는 시뮬레이션 된 잡음 지수 입력 및 출력 차단 격리
“그림 6”은 주파수 대 회로의 IIP3를 보여줍니다.
무화과. 7. 주파수 대 IIP3을 측정
이 작업의 결과는“TABLE II”에 나와 있으며 최근에 발표 된 CMOS LNA와 비교됩니다.
표 2 성과 요약
VI. 결론
이 논문은 표준 RFCMOS 기술에 기반 UWB LNA 구조의 새로운 디자인을 나타낸다. 만족 입력 매칭 및 잡음 성능은 공통 - 게이트 스테이지 및 그것의 입력 임피던스 사이의 트레이드 오프에 관한 한 후 얻어진다. 노이즈 성능을 제공합니다. 측정 된 잡음 지수는 2.9-3.1-GHz의 이상 10.6 dB 미만이다. 플랫 이득은 모든 LNA 설계에서 언급 할 가치가있다 및 시뮬레이션 전력 이득은 14.5 ± 0.7 dB이다.
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