Blog

Tháng Một 6, 2017

Một LNA băng thông rộng cho UWB Receivers Sử dụng Modified phái Chồng Phương

RF Power tụ
bởi Internet Archive Sách hình ảnh

Một LNA băng thông rộng cho UWB Receivers Sử dụng Modified phái Chồng Phương

I. GIỚI THIỆU
Việc phát triển các hệ thống truyền thông không dây tốc độ cao đặt ra yêu cầu ngày càng tăng đối với các thiết bị RF giá rẻ tích hợp với băng thông đa GHz hoạt động ở mức điện áp tiêu thụ và điện áp thấp nhất. Siêu băng rộng (IEEE 802.15.3a) xuất hiện như một công nghệ mới có khả năng truyền tốc độ dữ liệu cao (lên đến 1 Gb / s) trong khoảng cách ngắn (10 m) ở công suất thấp. Công nghệ này sử dụng cho một số ứng dụng như mạng không dây cá nhân (WPANs), cung cấp môi trường để truyền âm thanh, video và dữ liệu băng thông cao khác. Một trong những cách tiếp cận đã được đề xuất để sử dụng phổ của 3.1-10.6-GHz được phân bổ cho các hệ thống UWB, sử dụng điều chế OFDM Ghép kênh theo tần số trực giao với các băng con 14, bất cứ khi nào chiếm độ rộng băng tần 528-MHz và sơ đồ nhảy tần nhanh 1]. Trong OFDM, các yêu cầu f của sóng mang con vuông góc với nhau. Phương pháp này giúp loại bỏ việc trao đổi chéo giữa các kênh phụ và các dải bảo vệ liên sóng mang theo là không cần thiết. Mặc dù tiêu chuẩn chưa được hoàn thiện, LNA băng rộng phía trước là hoàn toàn cần thiết bất kể kiến ​​trúc máy thu. Bộ khuếch đại phải đáp ứng một số yêu cầu, ví dụ để giao tiếp với bộ lọc và ăng ten chọn trước, trở kháng đầu vào của bộ khuếch đại phải gần với 50 trên dải UWB mong muốn. Tuy nhiên, mức tăng đủ với độ rộng dải rộng để vượt qua tiếng ồn của máy trộn, độ nhiễu thấp để cải thiện độ nhạy của máy thu, tiêu thụ điện năng thấp để tăng tuổi thọ pin, diện tích khuôn nhỏ để giảm chi phí, ổn định vô điều kiện và tuyến tính tốt là những thông số quan trọng. Có một sự đánh đổi chặt chẽ giữa họ. Nói chung bằng cách cải thiện một trong số họ, những người khác bị hủy hoại.

II. Giai đoạn đầu vào
Cấu hình cổng chung và Cascode là hai loại phương pháp thường được sử dụng để thiết kế giai đoạn đầu vào của LNA trong các mạch CMOS, trong khi cấu trúc Cổng chung và Cascode cung cấp kết hợp đầu vào băng rộng và băng hẹp tương ứng. Tuy nhiên, giai đoạn Cổng chung có độ ồn thực chất cao so với giai đoạn Cascode và phải sử dụng các kỹ thuật khử tiếng ồn.
Tuy nhiên trở kháng đầu vào được đặt theo tỷ lệ sai lệch & W / L. Trong thực tế, cấu trúc này xem xét một mức độ tự do cho sự dẫn điện của bóng bán dẫn và cũng bằng cách chọn một tải thích hợp (một sự kết hợp tốt giữa cuộn cảm và tụ điện trong khi xem xét hiệu ứng của điện dung và thân ký sinh), cung cấp một kết hợp đầu vào băng thông rộng có sẵn. Tải này phải tỷ lệ thuận với r_ds1. Vì gm thay đổi, trở kháng đầu vào và băng thông phù hợp xấp xỉ bằng f_T của thiết bị.
Điện dung của bóng bán dẫn ký sinh C_ss bắt đầu đóng vai trò khi tần số hoạt động bắt đầu tăng. Trong ứng dụng băng tần hẹp, một cuộn cảm shunt được thêm vào trong giai đoạn đầu vào để cộng hưởng với kết hợp trở kháng tăng cường C_gsto ở tần số mong muốn. Tuy nhiên, trong hầu hết các ứng dụng băng hẹp CMOS, LNA mã hóa với thoái hóa cảm ứng là thích hợp hơn nhưng để cách ly từ đầu vào đến đầu ra và bỏ qua đường dẫn C_gd, LNA Cổng thông thường thực hiện cách ly ngược và ổn định tốt hơn so với LNA Nguồn chung.

III. THIẾT KẾ VÀ PHÂN TÍCH CIRCUIT
LNA băng rộng được đề xuất được hiển thị trong Hình 1. Nó bao gồm một giai đoạn đầu vào và một giai đoạn nguồn chung. Bảng 1 cho thấy các giá trị thiết kế của LNA CMOS được đề xuất. Xu hướng lệch chip-T cung cấp độ lệch cổng của M_3 và đường dẫn hiện tại DC của M_1. Dòng điện dẫn L_4 sê-ri tiếp tục cộng hưởng với điện dung nguồn cổng đầu vào của M_3, dẫn đến băng thông lớn hơn và một số đỉnh còn lại trên đáp ứng tần số [17]. Dung lượng ký sinh của M_2

Hình. 1. Đề xuất LNA khử nhiễu băng thông rộng

BẢNG I
GIÁ TRỊ THIẾT KẾ CỦA LNA CMOS ĐỀ XUẤT
L_in 4nH (W / L) 3 135 / 0.18
L_0 0.5nH (W / L) 4 37.5 / 0.18
L_1 4.5nH (W / L) 5 45 / 0.18
L_2 2.5nH C_in, C_ (ra,) C_3 2PF
L_3 0.9nH C_1, C_2 1PF
L_4 2.2nH R_1 290Ω
L_5 0.8nH R_2 135Ω
(W / L) 1 18 / 0.18 R_3 40Ω
(W / L) 2 30 / 0.18
và M_3 tạo cấu trúc bậc thang LC với cuộn cảm L_0. Các điện trở tải DC R_1 và R_2 được kết hợp với các cuộn cảm đỉnh shunt L_1 và L_2 tương ứng để mở rộng băng thông mạch hiệu quả [10]. Dòng điện dẫn cực đại L_2 cũng cộng hưởng với tổng dung lượng ký sinh C_d2 và C_d3 tại cống của M_2 và M_3. Vì điện trở tải, R_3, được thêm vào để giảm hệ số Q của L_3 cho mức tăng phẳng. Độ dài kênh tối thiểu của 0.18μm được xem xét cho tất cả các bóng bán dẫn trong mạch đề xuất để giảm thiểu công suất ký sinh và cải thiện hiệu suất tần số. Giai đoạn nguồn chung mở rộng băng thông, cung cấp sự cách ly tốt hơn và tăng tần số. Trong thực tế, giai đoạn đầu vào và giai đoạn nguồn chung hỗ trợ mức tăng công suất tần số thấp và mức tăng công suất tần số cao, tương ứng. Sự kết hợp của cả hai đáp ứng tần số dẫn đến tăng công suất băng thông rộng. Transitor M5 cũng giúp giai đoạn nguồn chung tăng và tăng tần số mượt mà. Hình. 2 cho thấy ảnh hưởng của M5 đến tham số S21.

Hình. 2 Ảnh hưởng của M5 đến tham số S21

Trong hình. 3, các hiệu ứng của M1 khi giai đoạn đầu vào được nghiên cứu. Tham số mô phỏng NF và S11 được so sánh với trường hợp với M1 được TẮT. Có một sự đánh đổi chặt chẽ giữa NF và S11. Khi M_1 được bật, chỉ số NF được tăng lên và thông số S21 bị giảm với cùng mức tiêu thụ năng lượng và băng thông tương tự, nhưng ngược lại, sẽ đạt được kết quả khớp đầu vào chấp nhận được. Cần tập trung thêm vào các đặc tính nhiễu của cấu trúc Cổng chung trong giai đoạn đầu vào, mặc dù bóng bán dẫn M_1 cung cấp kết hợp băng rộng, nhưng thực chất nó có độ nhiễu cao.

Hình. 3. Hình nhiễu mô phỏng và cách ly đầu vào với M1 được BẬT và TẮT.

Để nghiên cứu hiệu suất nhiễu, mô hình nhiễu của bóng bán dẫn MOS với nhiễu nhiệt kênh được sử dụng. Như được hiển thị trong Fig.4, bỏ qua cổng và tiếng ồn nhấp nháy và giả sử một kết hợp hoàn hảo trong phân tích này, PSD của nhiễu nhiệt kênh (i_ (n, d) ^ 2) được đưa ra như
(i_ (n, d) ^ 2) ̅ = 4KTγg_do f = 4KT / α g_m f (1)
Hằng số Boltzmann ở đâu, là nhiệt độ tuyệt đối tính bằng Kelvin, γ là hệ số nhiễu của kênh của bóng bán dẫn MOS, α được định nghĩa là tỷ lệ của độ dẫn điện g_mand độ dẫn thoát nước không phân cực g_ds và là băng thông trên đó có độ nhiễu được đo tương ứng.
Các phương trình sau mô tả con số tiếng ồn của R_1, M_1, M_2 và M_3 mà chúng góp phần vào con số tiếng ồn tổng thể [1]

Hình. 4. Nguyên lý của sơ đồ tiếng ồn

Nếu điều kiện (2) được thiết lập, nhiễu của M_1 bị bỏ qua [1].

g_m2 R_1 = g_m3 R_s (2)

Các phương trình sau đây mô tả con số tiếng ồn của R_1, M_2 và M_3 mà chúng đóng góp vào con số tiếng ồn tổng thể.

F_R1 = (4KT R_1 g_m2 ^ 2) / (KTR_s (g_m3 + g_m2 R〗 _1 / R_s) ^ 2 / R_s)

F_M2 = (4KTγ / αg_m2) / (G

F_3 = 〗 ^ 4) (3)

Do đó, tổng số nhiễu có thể được xấp xỉ là (6)

F_total = R_s / R_1 (1 + / α 1 / (g_m2 R_1)) + (4 γ / α) / (〖g_m3 R〗 _s (1)

IV. KẾT QUẢ HOẠT ĐỘNG
Mạch được mô phỏng với phần mềm Hspice của thư viện 0.18μm TSMC. Tất cả các mô phỏng được thực hiện khi xem xét các đầu vào và đầu ra 50Ω. Trong Fig.5 (a) công suất đạt được và cách ly ngược của LNA được mô phỏng. Công suất khuếch đại trung bình xấp xỉ 14.5 dB với Ripple 0.7 dB trên dải tần số. Sự cách ly ngược nhỏ hơn -35dB. Hình.5 (b) hiển thị hình nhiễu, cách ly đầu vào và đầu ra. NF nhỏ hơn 2.9 dB, S11 nhỏ hơn-14.8db và S22 xấp xỉ ít hơn -10dB.

(B)
Hình. 5. (A) Công suất khuếch đại mô phỏng và cách ly ngược (b) Hình nhiễu mô phỏng, cách ly đầu vào và cách ly đầu ra

Cóc hình.6 'hiển thị IIP3 của mạch so với tần số.

Hình. 7. Đo IIP3 so với tần số

Kết quả của công việc này được hiển thị trong BẢNG II BẠC II và được so sánh với các LNA CMOS được công bố gần đây.

BẢNG TỔNG HỢP THỰC HIỆN 2
VI. PHẦN KẾT LUẬN
Bài viết này trình bày một thiết kế mới của cấu trúc UWB LNA dựa trên công nghệ RFCMOS tiêu chuẩn. Kết hợp đầu vào thỏa đáng và hiệu suất tiếng ồn thu được sau khi liên quan đến sự đánh đổi giữa trở kháng đầu vào của giai đoạn cổng chung và giai đoạn cổng chung. hiệu suất tiếng ồn. Con số tiếng ồn đo được nhỏ hơn 2.9 dB so với 3.1-10.6-GHz. Một mức tăng phẳng đáng được đề cập trong tất cả các thiết kế LNA và mức tăng công suất mô phỏng là 14.5 ± 0.7 dB.

THAM KHẢO
[1] Chih-Fan Liao và Shen-Iuan Liu, một LNA CMOS loại bỏ nhiễu băng thông rộng cho UUMB 3.1-10.6-GHz Nhận được TÌM HIỂU CỦA CIRCUITS RẮN RẮN 42, KHÔNG. 2, KHAI THÁC
[2] Kuang-Chi He, Ming-Tsung Li, Chen-Ming Li, và Jenn-Hwan Tarng, Bộ khuếch đại tiếng ồn phản hồi song song RC cho các ứng dụng UWB GIAO DỊCH GIAO DỊCH TRÊN CIRCUITS VÀ HỆ THỐNG II: EXPRESS BRIEFS, VOL. 57, KHÔNG. 8, Tháng Tám 2010
[3] Zhe-Yang Huang, Che-Cheng Huang, Chun-Chieh Chen, Chung-Chih Hung và Chia-Min Chen Chen Một khớp nối cuộn cảm
Bộ khuếch đại nhiễu thấp cộng hưởng CMOS cho hệ thống siêu băng rộng 3.1-10.6GHz L © © 2009 IEEE
[4] Yang Lu, Kiat Seng Yeo, Alper Cabuk, Jianguo Ma, Mạnh Anh Đỗ, và CIRCUITS VÀ HỆ THỐNG TIẾNG VIỆT I: GIẤY ĐĂNG KÝ, TẬP TRUNG. 3.1, KHÔNG. 10.6, Tháng Tám 53
[5] Ali Mirvakili, Mohammad Yavari, Farshid Raissi, Một LNA tái sử dụng dòng điện tuyến tính cho các máy thu UWB 1-10.6 GHz
[6] S. Stroh, băng siêu băng rộng: rút đa phương tiện, đa năng IEEE IEEE, tập. 40, không. 9, trang 23-27, tháng chín 2003.
[7] Vladimir Aparin và Lawrence E. Larson, Fellow, Phương pháp đặt chồng dẫn xuất được điều chỉnh của IEEE đối với tuyến tính hóa bộ khuếch đại tiếng ồn thấp FET Giao diện của IEEE trên lý thuyết và kỹ thuật của MICWAYAVE 53, KHÔNG. 2, KHAI THÁC
[8] A. Batra và cộng sự, đề xuất lớp vật lý OFDM đa băng tần, NG, IEEE 802.15-03 / 267r5, Jul. 2003.
[9] Shih-Chih Chen, Ruey-Lue Wang, Hslang-Chen Kuo và Ming-Lung Kung Chang-Sing Gao Gao Thiết kế của Full-Band (3.1-10.6GHZ) Hội nghị lò vi sóng châu Á-Thái Bình Dương 2006.
[10] SS Mohan, MDM Hershenson, SP Boyd và TH Lee, phần mở rộng băng thông trong CMOS với các cuộn cảm trên chip được tối ưu hóa, Mạch IEEE J. Mạch rắn, vol. 35, không. 3, trang 346-355, Mar. 2000.
[11] Zhe-Yang Huang, Che-Cheng Huang, Chun-Chieh Chen, Chung-Chih Hung và Chia-Min Cheniêu Một bộ khuếch đại nhiễu thấp cộng hưởng từ cảm ứng cho hệ thống siêu rộng băng tần siêu rộng
[12] Chunyu Xin, Edgar Sátanchez-Sinencio, KỸ THUẬT TUYỆT VỜI CHO RF LOWNOISE AMPLIFIER
[13] Jianyun Hu, Yunliang Zhu và Hui Wu Hay Một bộ khuếch đại tiếng ồn phản hồi cực thấp băng rộng với khử nhiễu
trong 0.18μm CMOS CMOS kỹ thuật số 978-1-4244-1856-5 / 08 / $ 25.00 © 2008 IEEE
[14] J.-H. Lee, C.-C. Chen và Y.-S. Lin lu 0.18 lm 3.1-10.6 GHz CMOS UWB LNA với mức tăng 11.4_0.4 dB và 100.7_17.4 ps nhómdelay 22 số 2007
[15] C.-P. Lương, C.-W. Hoàng, Y.-K. Lin và S.-J. Bộ khuếch đại nhiễu cực thấp băng thông rộng ChungUM XN -XUMUM GHz với kỹ thuật kết hợp mới LỚP ĐIỆN TỬ LỚP 3th Tháng 8 10 Vol. 5 số 2010
[16] Hongrui Wang, Li Zhang, và Zhiping Yu, Fellow, một A LNA không có cuộn dây với phản hồi cục bộ và khử tiếng ồn cho các ứng dụng điện áp thấp có điện áp thấp 57, KHÔNG. 8, Tháng Tám 2010
[17] TH Lee, Thiết kế mạch tích hợp tần số vô tuyến CMOS, 1st ed. New York: Đại học Cambridge Nhấn, 1998.
[18] Chunyu Xin, Edgar Sátanchez-Sinencio, KỸ THUẬT TUYỆT VỜI CHO RF LOWNOISE AMPLIFIER BẮT ĐẦU ISCAS 2004
[19] Ali Mirvakili, Mohammad Yavari, Thiết kế LNA CMOS khử tiếng ồn cho Dải trên của UWB DS-CDMA Nhận Mạch và Hệ thống, 2009. ISCAS 2009. Hội thảo quốc tế về
[20] S. Galal và B. Razavi, bộ khuếch đại 40 Gb / s và mạch bảo vệ ESD trong công nghệ 0.18 _mCMOS, đá trong IEEE ISSCC Dig. Công nghệ. Giấy tờ, tháng 2 2004, trang 480-481.

RF Power tụ , , , , , ,
Về ciroceanint@gmail.com